混合键合技术的崛起：3D集成与高密度互连的未来

引言

随着半导体工艺持续向先进节点演进，传统互连技术已难以满足高带宽、低功耗与高集成度的需求。混合键合（Hybrid Bonding）作为新一代3D集成核心技术，通过氧化物-氧化物与铜-铜直接键合，实现了亚10 μm级别的超高密度互连，突破了μBump等传统方案的瓶颈。该技术已在CMOS图像传感器（CIS）、高带宽存储器（HBM）、Chiplet以及逻辑-存储集成领域率先落地，并成为TSMC SoIC、Intel Foveros Direct、AMD 3D V-Cache等先进封装方案的关键驱动力。

本报告基于TechInsights的研究内容，系统分析了混合键合的技术原理、演进趋势、厂商实践与未来应用，旨在为半导体产业链企业和投资者提供高价值参考与战略洞察。

以下是对报告内容的梳理总结——————————————

一、混合键合技术概述

混合键合（Hybrid Bonding）作为一种新兴的3D集成互连技术，正逐渐成为先进封装与芯片堆叠的核心方案。相较于传统的C4凸点（Controlled Collapse Chip Connection）、热压焊接（Thermo-Compression）及微凸点（μBump）技术，混合键合采用氧化物-氧化物（Oxide-to-Oxide）初始键合结合铜-铜（Cu-Cu）互连的方式，实现了亚10 μm级的超高密度连接。

其工艺流程以常温氧化物表面预键合为起点，通过加热使铜与氧化物之间的热膨胀差异（CTE差异）缩小沟槽，实现金属的高密度压合，从而无需外部压力即可形成稳定互连。相比其他2.5D/3D封装方案，混合键合在互连密度上具备超过10倍的提升潜力，可在保持良好电性能的前提下降低互连间距和信号延迟。

从技术发展趋势看，混合键合已被TSMC、Sony、Samsung、Tower Semiconductor、STMicroelectronics等主流厂商应用于CMOS图像传感器（CIS）、ISP及高带宽存储（HBM）等领域，并逐步扩展到3D V-Cache、逻辑-存储集成和Chiplet架构。特别是TSMC的SoIC（System on Integrated Chips）及Intel的Foveros Direct技术，均采用了混合键合作为核心互连手段，显示出该技术在未来3D异构集成中的战略地位。

二、键合策略的演进

半导体封装技术的互连方案经历了从C4凸点（Controlled Collapse Chip Connection）到氧化物直接键合（Oxide-to-Oxide Bonding）的演进。早期的质量回流C4凸点（Mass Reflow C4 Bump）及热压+毛细填充（Thermo-Compression + CUF）工艺，互连间距主要集中在40-50 μm范围内，随着2.5D与3D封装需求的增加，微凸点（μBump）将间距缩小至约25 μm，但在进一步缩小方面面临可靠性和成本挑战。

混合键合技术的出现，突破了传统凸点技术的限制。其采用非凸点化的直接金属键合（Direct Cu-to-Cu Bonding），在亚10 μm间距下实现更高的连接密度和更低的互连电阻。Wafer-to-Wafer（W2W）混合键合可稳定实现4 μm及以上的量产，而1.6 μm的商用可行性也已得到验证，1 μm间距在实验室阶段已被证明可行。Die-to-Wafer（D2W/CoW）方案也在向2 μm甚至更低间距推进，但 throughput（产能）仍是限制其大规模应用的关键因素。

各大厂商的技术节点验证了该演进趋势：

• Sony已在其CIS堆叠中实现了约3.1 μm的DBI间距；
• TSMC在3.5-4.5 μm范围内实现稳定量产；
• Tower Semiconductor则展示了接近2.5 μm的业界最小间距；
• Fujitsu和STMicroelectronics分别维持在6 μm与8 μm的工艺水平。

混合键合的演化不仅体现在互连间距的缩小，还体现在其与TSV（Through Silicon Via）、RDL（Redistribution Layer）等先进封装结构的协同中。通过与Chiplet架构、EMIB（Intel）、InFO/CoWoS-LSI（TSMC）等技术相结合，混合键合逐渐成为下一代高带宽、低延迟、异构集成解决方案的关键技术路径。

三、芯片到芯片互连在图像传感器中的应用

随着CMOS图像传感器（CIS）架构的不断演进，芯片到芯片的高密度互连成为实现高性能影像处理的关键路径。早期的CIS采用前照式（FI/FSI）结构，光电转换效率受限；随后发展到背照式（BI/BSI）结构，以提高入光效率和成像质量。而混合键合（Hybrid Bonding）及直接键合互连（DBI）技术的引入，使得CIS与图像信号处理器（ISP）能够以更紧密的间距集成，从而实现像素阵列与逻辑电路的堆叠优化。

目前在图像传感器中，采用Wafer-on-Wafer（WoW）、**Wafer-to-Wafer（W2W）及Chip-on-Wafer（CoW）**等多种互连方式，以满足不同产品在分辨率、速度与功耗上的需求。Sony、TSMC及其他领先厂商已在商业产品中实现了DBI互连：

• Sony的DBI技术已经达到3.1 μm级别的最小间距，并通过不断缩小Pitch来提升像素堆叠密度；
• TSMC的Pitch保持在3.5-4.5 μm范围内；
• Tower Semiconductor展示了2.5 μm的先进水平；
• Fujitsu与STMicroelectronics分别在6 μm与7.9 μm的Pitch下量产。

从结构演化看，CIS的优化已经从芯片级（Die-Level DBI）进一步发展到像素级（Pixel-Level DBI），这使得列数据传输（Column DBI）与选择信号（Row DBI）能够更高效地实现。当前最小的像素级DBI已见于2.2 μm间距的实现方案，显著增强了像素阵列的信号耦合和读取速度。

这种芯片到芯片的高密度互连不仅提升了成像器件的信噪比和动态范围，也为下一代智能影像系统（如LiDAR和3D感知）提供了结构与工艺上的创新空间。Sony iPad Pro的SPAD LiDAR和OmniVision OG01A1B等产品，已经在实际应用中验证了DBI在CIS-ISP堆叠中的商业价值与技术可行性。

四、主流厂商技术分析

混合键合（Hybrid Bonding）技术的快速发展离不开主流代工厂和IDM厂商的持续投入与验证。通过对Sony、TSMC、Samsung、Tower Semiconductor、Fujitsu、STMicroelectronics等代表性厂商的分析，可以清晰地看到各家在Pitch缩小、堆叠精度及材料应用方面的差异化优势。

1. Sony
   1. Sony在CIS堆叠领域处于全球领先地位，其DBI键合的Pitch区间为3.1 μm至6 μm，并不断推动像素阵列与逻辑电路的紧密耦合。
   1. 在iPad Pro SPAD LiDAR等高端传感器中，Sony实现了0.88 μm高度与5.0 μm间距的DBI互连，为高分辨率影像和3D传感奠定技术基础。
2. TSMC
   1. TSMC采用SoIC架构，DBI间距维持在3.5-4.5 μm范围，并已量产面向图像传感器与ISP的W2W混合键合工艺。
   1. 在OmniVision OX08A等应用中，TSMC实现了1.0 μm高度、2.2 μm Pitch的像素级互连，凸显了其在亚3 μm工艺的成熟度。
3. Samsung
   1. Samsung采用Dielectric-to-Dielectric Bond（TSV结合）方式，并在高端传感器与逻辑堆叠中导入SiCN/SiCN等界面层。
   1. 在S5KHM2等CIS产品中，其互连Pitch控制在10 μm以下，适应了高带宽与高速信号传输的需求。
4. Tower Semiconductor、Fujitsu与STMicroelectronics
   1. Tower Semiconductor在DBI互连中实现了2.5 μm Pitch的领先工艺，且DBI高度控制在0.64 μm水平。
   1. Fujitsu在Canon LC1720产品中采用了约6 μm Pitch的W2W混合键合；
   1. STMicroelectronics在55G0AB产品中，Pitch为7.9 μm，DBI宽度为4.0 μm，体现了其在功耗敏感型应用上的封装能力。

从整体趋势看，Sony与TSMC在CIS与ISP堆叠中的工艺节点处于行业标杆位置，而Samsung和Tower Semiconductor则通过TSV与混合键合结合，探索高性能逻辑-存储器堆叠路径。

五、混合键合的未来趋势

混合键合（Hybrid Bonding）被视为实现高密度3D集成的核心技术，其未来发展趋势主要体现在以下几个方面：

1. 亚10 μm间距的持续突破
   1. 当前W2W（Wafer-to-Wafer）混合键合已稳定实现4 μm Pitch，1.6 μm Pitch具备商业化可行性，1 μm Pitch已在实验室得到验证。
   1. D2W（Die-to-Wafer/Chip-on-Wafer）在通过高精度翻转芯片设备实现3 μm对准时，Pad尺寸受限于5 μm，Pitch在8-10 μm范围内，但未来有望在2 μm级间距上实现更高良率。
2. Cu-Cu直接键合技术成熟
   1. 混合键合采用常温下的氧化物-氧化物初始键合，随后通过加热使铜与氧化物间隙闭合，形成稳定的金属互连，且无需外部压力。
   1. 此技术突破了传统Bump互连的密度瓶颈，实现超过10倍的互连密度提升，并显著降低信号延迟和功耗。

• 与Chiplet和3D封装的深度融合
  • AMD在3D V-Cache中采用了D2W混合键合+TSV方案，结合其Ryzen 7 5800X3D和EPYC 7003X产品，展示了面向高性能计算的堆叠能力。
  • Intel的Foveros Direct和EMIB技术，以及TSMC的InFO/CoWoS-LSI和SoIC架构，均将混合键合作为实现高带宽、低延迟连接的关键。

• 图像传感器与像素级堆叠扩展
  • 未来，Pixel-Level DBI将成为CIS领域的主要方向，支持更高的像素密度和更低的信噪比，并应用于SPAD LiDAR和3D感测等先进影像解决方案。
• 未来5-10年行业展望
  • 随着先进节点（5/4/3 nm）的量产，混合键合将与RDL Interposer、TSV-Late及高密度Chiplet架构协同发展，推动逻辑-存储器、逻辑-逻辑的3D堆叠普及化。
  • 预计2025-2030年，混合键合将在高性能计算、HBM4、智能影像和AI加速器等领域形成规模化应用，成为3D异构集成的标配技术。

六、混合键合在存储器领域的应用

混合键合（Hybrid Bonding）已逐渐成为高密度存储器堆叠的核心技术路径，尤其在高带宽存储器（HBM）、嵌入式存储器（eDRAM）及闪存（Flash）等领域展现出独特优势。

1. 高带宽存储（HBM）与混合键合
   1. HBM技术对互连密度和信号完整性有极高要求，混合键合通过直接金属键合实现亚10 μm级别的高密度连接，有效提升带宽和降低功耗。
   1. AMD等厂商在3D V-Cache方案中，利用D2W混合键合+TSV结构，将存储阵列直接叠加在逻辑芯片上，显著提升了缓存容量与访问速度。
2. 嵌入式与堆叠存储（eDRAM、SEDRAM）
   1. 通过分离低温逻辑工艺与高温存储工艺，混合键合为逻辑-存储器异构堆叠提供了工艺灵活性和更高的阵列利用率。
   1. Stacked Embedded DRAM（SEDRAM）结合Hybrid Bonding工艺，可实现更高的存储密度和更紧凑的堆叠结构。

• Flash与Xtacking工艺
  • YMTC在Xtacking 2.0中采用混合键合工艺，将CMOS逻辑电路与NAND存储阵列分离生产并通过DBI互连结合，实现了更高的集成效率和I/O带宽。
  • Xtacking 2.0的键合层采用X-Pitch 925 nm与Y-Pitch 997 nm的结构设计，显著提升了NAND Flash的性能与可扩展性。

• 未来存储趋势
  • 混合键合不仅适用于HBM和Flash，还为下一代**Compute-In-Memory（CIM）**架构提供支持。
  • 在SRAM-Logic堆叠、PNM（Process-Near-Memory）与多芯片封装（Chiplet + Memory）架构中，Hybrid Bonding将成为不可替代的核心技术。
  • 预计未来5年，Hybrid Bonding将在DDR5、HBM3/4及LPDDR5/6等高端存储产品中实现规模化落地。

七、产业前景与战略建议

混合键合（Hybrid Bonding）已被视为3D集成与异构封装的核心驱动技术，其未来5-10年的产业前景主要体现在以下几个方面：

1. 产业前景
   1. 商业化加速：随着TSMC、Intel、AMD、Sony等头部厂商的持续投入，Hybrid Bonding正从实验验证阶段进入全面量产阶段，尤其在CIS、HBM和Chiplet领域形成先发优势。
   1. 技术扩展：从CIS+ISP到逻辑-逻辑、逻辑-存储器的3D堆叠，Hybrid Bonding已逐渐取代传统μBump，成为实现高带宽、低延迟互连的标准技术。
   1. 协同发展：与EMIB（Intel）、Foveros Direct、TSMC SoIC、CoWoS-LSI等封装技术深度结合，Hybrid Bonding将推动未来多芯片异构计算架构的发展。
   1. 先进制程适配：随着5/4/3 nm节点的量产，Hybrid Bonding在亚10 μm互连间距的工艺成熟度不断提高，为2.5D/3D集成提供稳定的互连平台。
2. 战略建议
   1. IDM与Foundry：应加快Hybrid Bonding工艺平台建设，尤其是W2W与D2W混合方案的工艺能力，以抢占下一代CIS和高端存储封装市场。
   1. OSAT与封测企业：需要加大混合键合产线投资，完善对Chiplet、HBM及3D封装的整体解决方案，以提升在高附加值封装服务中的竞争力。
   1. 设备与材料供应商：应重点开发针对亚2 μm Pitch的高精度对准设备及低缺陷率键合材料，为Hybrid Bonding规模化提供工艺保障。
   1. 生态协同：建议形成以EDA工具、封装设计、材料和测试方案为一体的产业生态，支持Hybrid Bonding在高端计算、AI加速器、智能影像、5G通信等应用中快速普及。
3. 潜在挑战与解决方向
   1. 工艺复杂度与对准精度仍是量产中的关键瓶颈；
   1. 需要在成本控制、产能扩展及良率提升方面形成完整策略；
   1. 对2 μm以下超精密键合设备和自动化检测方案的研发投入需进一步加大。