随着AI、自动驾驶、AR/VR、智能制造等新兴应用的爆发式增长，全球对存储器的性能、容量与能效提出了前所未有的挑战。从终端设备到数据中心，从边缘计算到高性能服务器，各类场景对内存系统提出了“高密度、高速、高可靠性”的三重要求。
然而，传统的存储技术正在逐步逼近其物理与工艺的边界。以DRAM为例，其横向缩放（2D缩放）已经遭遇图案化极限、电容高宽比导致的泄漏问题，以及外围电路带宽难以提升的瓶颈。NAND Flash虽然率先进入3D结构时代，但随着堆叠层数持续攀升，也面临深孔蚀刻、应力翘曲与信号完整性等复杂工艺挑战。
这一背景下，“第三维度”成为存储技术演进的核心方向。3D集成不再仅仅指Flash的垂直堆叠，更延伸至晶圆键合（Wafer Bonding）、存算分离（Cell on Peri）、垂直通道晶体管（VCT）、铁电材料、可沉积通道材料等一系列突破性技术。通过结构性革新与材料体系的变革，存储器有望在维持成本可控与工艺良率的前提下，继续实现性能密度的双重跃升。
一、存储器技术的演进路径
在过去几十年中，DRAM与Flash两大主流存储技术的演进几乎完全遵循横向微缩的路径，即不断缩小单元面积以提升存储密度与单位成本效率。然而，随着制程节点趋近物理极限，这一路径正逐步失效。为了延续技术进步的轨迹，业界开始探索晶体管结构、电容构型与整体芯片架构的深度变革。
1.1 DRAM的缩放演化：从平面走向立体
DRAM单元结构自始即采用“1晶体管 + 1电容”（1T1C）架构。为实现更高密度，其缩放路线经历了从8F²到6F²，直至目标4F²的持续演进。在这一过程中，单元晶体管结构经历了由平面式向球状凹陷（Spherically Recessed）、内栅埋入（Inner Gated Buried）、双阈值结构（Dual Work Function）等多轮优化，以提升写入/读取电流、抑制漏电流。
与此同时，电容结构也从早期的盒式结构（Box）演进到柱状（Cylinder）+高介电常数材料（High-k）组合，并不断提升高宽比（Aspect Ratio）以增加单位面积存储电荷量。但这种高AR设计带来的机械与电学稳定性问题，也成为后续技术演进的关键障碍。
DRAM外围与核心晶体管（Peri/Core Transistor）也在不断缩小W/L尺寸、优化掺杂浓度的同时，通过提升Ion/Ioff比与降低寄生电阻，实现高速低功耗目标。
1.2 NAND Flash的维度突破：从平面到垂直堆叠
Flash Memory的演进路径则更加剧烈。传统2D NAND由于浮栅结构的缩放受限，在20nm节点后便面临严重的电荷保持与干扰问题。为此，产业快速转向3D NAND架构。当前主流为垂直结构的Charge Trap Flash（CTF），并通过COP（Cell over Peri）、CuA（CMOS under Array）等架构，实现核心单元与外围电路的空间解耦。
3D NAND的层数由最初的24层不断提升至数百层，同时在栅极堆叠（Gate Stack）工艺上通过牺牲层移除、侧壁栅替代等手段（如CSOB架构）优化通道形成与传输路径。其结果是单位比特密度提升超10倍，彻底改变了Flash的技术经济性曲线。
总体来看，DRAM仍处于2D微缩的技术后期，而NAND Flash则已在3D堆叠路径上实现量产突破。两者虽所处阶段不同，但技术演化均正面临深度重构的转折点。随着制程复杂度与物理极限的双重制约日益突出，结构性创新正在成为下一阶段演进的主导方向。
二、传统存储器的技术挑战
尽管DRAM与3D NAND在过去十余年中持续推动存储密度与性能提升，但当前其所依赖的核心工艺路线正在接近物理与制造的多重极限。无论是二维微缩的DRAM，还是垂直堆叠的VNAND，其内部结构复杂性与制造难度均已显著上升，成为制约未来发展的关键瓶颈。
2.1 DRAM的多重瓶颈
图案化极限
随着DRAM单元尺寸不断缩小，图案化（Patterning）难度急剧上升。尤其在4F²单元下，位线（Bit Line）与接触孔（Buried Contact）之间间距减小，导致布线电容（Cbl）迅速上升，影响信号读取速度与功耗。尽管采用DPT（Double Patterning）、QPT（Quadruple Patterning）等多重曝光工艺，可暂时延续图案形成能力，但在复杂度与成本上已呈非线性增长。
晶体管限制
传统BCAT（Buried Channel Array Transistor）结构在进一步缩小后，其写入/读取电流受限，变异性加剧。三星提出的Saddle Fin结构虽然可一定程度提升驱动能力，但也伴随更高制造复杂度。
电容结构挑战
为了提升单位面积存储能力，DRAM电容趋向高宽比化（高AR），如采用Pillar型或Supporter型结构。然而，这类结构在深度蚀刻与金属填充过程中容易发生弯曲、翘曲，导致泄漏电流升高与稳定性下降。
外围电路瓶颈
在AI时代的应用中，模型参数规模动辄达到数TB，而现有DRAM模块容量通常仅在几十GB，远远无法匹配。这种“容量差距”进一步暴露出外围电路带宽不足的问题，成为限制AI算力释放的重要因素。
2.2 3D NAND的结构性障碍
高深宽比蚀刻难题（HARC Etching）
3D NAND依赖于高纵深比的孔洞结构进行通道形成。随着堆叠层数增加，传统蚀刻速率显著下降，且侧壁保护难度加剧。三星提出采用低分子气体与低温蚀刻（Cryogenic Etching）策略，以减缓横向侵蚀并提升工艺窗口。
X方向扩展压力
层数增加带来的副作用是水平尺寸同步膨胀，尤其是栅极接触垂直度、解码器密度等问题逐渐突出。通过共享接触（Shared WL Contact）、分阶结构（Stair Dividing Pattern, SDP）等方法，可一定程度缓解该问题，但制造复杂度亦同步上升。
翘曲与应力管理
随着堆叠高度提升，芯片结构应力累积严重，导致翘曲（Warpage）现象显著。该问题不仅影响封装良率，还可能导致器件层间脱层。三星在此提出采用应力控制薄膜、退火与背面工程等多种应对策略。
三、面向先进节点的3D集成技术革新
面对传统二维缩放路径日益逼近极限，先进节点存储器的未来突破正在从“平面微缩”转向“结构重构”。以晶圆键合（Wafer Bonding）为代表的3D集成技术，正在推动DRAM与Flash迈入新一轮架构变革周期，成为“第三维度”技术路线的核心支撑。
3.1 晶圆键合：功能分离与结构堆叠的技术基础
晶圆键合技术可实现不同功能模块的异构集成，常见形式包括介电键合（Fusion Bonding）与Cu-Cu混合键合（Hybrid Bonding）。通过将存储单元层（如DRAM Cell或Flash Cell）与外围逻辑层分离制造、再后期贴合，可显著降低整体工艺复杂度，并提升良率。
以三星提出的Cell on Peri（CoP）架构为例，利用晶圆键合技术可将垂直通道DRAM单元堆叠于外围电路之上，实现空间利用率最大化，并提升带宽与封装密度。此类结构代表了DRAM正由平面向堆叠转型的明确趋势。
3.2 下一代DRAM架构：VCT与VS-DRAM
垂直通道晶体管（VCT）
传统DRAM单元中的平面晶体管正在被垂直通道晶体管（VCT）取代，后者可在更小单元面积下实现更高驱动能力与更佳栅控特性。尤其是Shared Back Gate（SBG）结构，在保持栅控能力的同时，实现了更低的变异性（变异性降低40%）、更优的亚阈值特性（SS=105mV/dec）与更高的Ion/Ioff比（>10⁹）。
垂直堆叠DRAM（VS-DRAM）
更进一步，VS-DRAM架构将晶体管与电容沿垂直方向堆叠，从根本上突破了单层布线下的面积瓶颈。与传统6F²架构相比，该方案可在线性密度提升的同时保持器件特性，适用于高密度、低功耗场景（来源：第46页）。实际构型上，VS-DRAM采用垂直字线与横向位线，电容呈水平堆叠形式，堆叠高度可达5μm以上（来源：第47页）。
该架构的制造流程亦已有完整验证路径，包括Si/SiGe外延、生长通道定义、牺牲层移除、字线/源极/电容形成，再通过CoP方式实现最终组装。
3.3 VNAND的持续演进：横向缩放与芯片级重构
随着3D NAND层数持续增长，VNAND的演进也正转向横向与架构两方面优化：
- 横向缩放（Lateral Scaling）：通过“多孔”结构实现孔径/间距缩小，但30孔以上效果趋于饱和。此外，通过Dummy孔移除与精细蚀刻工艺，可缓解缩放带来的电性劣化
- 垂直缩放（Vertical Scaling）：如“Trap-cut”结构与非电荷型存储方式（如铁电体）引入，可降低操作电压并减少干扰与泄漏
- 芯片架构优化：通过将Peri区域与Cell区分开制造，并采用Cu键合接口重构整体布局，可大幅降低外围面积，并实现更高热隔离性
总的来看，DRAM与Flash正在通过3D集成技术完成架构性的重新定义。在这一过程中，晶圆键合、垂直通道、异构堆叠等关键技术将共同塑造未来先进节点存储器的核心形态。
四、新材料与架构：通向更先进的存储节点
在3D结构带来空间重构的同时，材料体系与电路单元的根本变革也在悄然发生。面向更长周期的技术演进，三星提出了一系列适用于后摩尔时代的先进架构与材料候选方案，其中包括可沉积通道材料、无电容架构（2T0C），以及新型铁电材料存储技术。这些方案不仅延续了密度提升路径，更兼顾了功耗、稳定性与工艺兼容性，为突破当前瓶颈提供了多元化选项。
4.1 可沉积通道材料（如IGZO）：实现3D兼容的高迁移率器件
为适配垂直结构与低热预算工艺，In-Ga-Zn-O（IGZO）等可沉积氧化物半导体成为新型DRAM单元的重要候选材料。IGZO具备低漏电流（IOFF < 1fA/cell）、高迁移率、低温制程（BEOL兼容）等特性，同时抑制了Floating Body Effect与Passing Gate Effect两大传统问题。
此外，IGZO通道适配于垂直通道架构（IGZO-VCT），可直接堆叠于核心晶体管与局部互连层之上，实现极致的单元面积效率。该路径为实现高密度、低功耗、3D堆叠式DRAM提供了工艺上可行的基础。
4.2 无电容架构（2T0C）：结构简化与布局弹性
传统DRAM依赖电容存储电荷，然而在极端缩放与三维整合下，电容已成为制程瓶颈之一。2T0C架构即通过两个晶体管（读写）实现存储状态，不再需要独立电容，适用于高密度、低电流泄漏的集成场景。
IGZO材料进一步增强了该架构的可实现性，其极低的IOFF可确保写入状态稳定，而其低温兼容性也便于在后段互连层实现堆叠。然而，该架构在Z向不规则布局与集成复杂性方面仍有挑战，需在未来工艺协同中进一步解决。
4.3 铁电材料（FeRAM/FeFET）：突破速度与能效的两难约束
铁电存储方案（如1T1C FeRAM、1T FeFET、1TnC FeRAM）在速度、能效与堆叠兼容性方面均表现出突出优势。与传统电容型DRAM相比，铁电器件可实现更快写入速度、更低操作电压，且具备非易失特性，有望在存算融合与AI加速场景中发挥关键作用。
具体来看：
- 1T FeFET结构可省略电容，适用于小面积堆叠，并通过后段形成铁电薄膜以抑制热损伤；
- 1TnC FeRAM则适合高堆叠结构，通过增加块高而非单元面积提升存储密度；
- 3D FeRAM结构（如1T1C FeRAM）则适用于与现有3D NAND兼容的制程路线，为逻辑-存储一体化打开可能性。
这些方案在材料层（如HfZrO₂铁电薄膜）、结构层（如MFMIS）与可靠性方面均已取得阶段性进展，为下一代存储技术奠定基础。
五、存储器发展路线图与趋势判断
从晶体管结构演进到材料体系更替，存储技术正在经历由“微缩”向“重构”的深层转型。为应对AI、大数据、智能计算等新兴应用的挑战，DRAM与NAND Flash正分别走向三维堆叠、异构集成与新材料引入的多路径演化。Samsung在报告中提出了清晰的DRAM与Flash发展路线图，揭示了产业技术迁移的关键节点与时间节奏。
5.1 DRAM技术路线图：堆叠架构主导未来演进
DRAM演进路径正由传统BCAT逐步过渡至垂直通道结构（Si VCT），并最终延伸至IGZO通道的堆叠式架构（IGZO VCT）。该路线清晰体现出以下阶段性特征：
- 短期（至2026年）：继续基于Si VCT开发子10nm节点（D1c、D1d），通过Cell on Peri架构实现2D/3D混合优化；
- 中期（至2028年）：采用IGZO VCT，实现更高密度堆叠与更优漏电控制，适配低功耗AI计算平台；
- 长期：Stacked IGZO结构与VS-DRAM构型共同演进，推动“堆叠式DRAM”成为主流。
这一转型不仅涉及晶体管结构变革，更依赖于晶圆键合、后段堆叠与低温制程等多项协同工艺的成熟。
5.2 Flash技术路线图：突破层数与结构双重边界
Flash技术虽然已进入3D堆叠时代，但其仍面临“层数增长受限”与“外围尺寸刚性”两大挑战。未来的发展方向将聚焦于以下几项关键转折点：
- COP + 多Stack方案的继续演化：优化堆叠策略以减轻深孔蚀刻复杂度；
- 外围区域的独立制造与键合集成：通过Cu Bonding分离Cell形成与CMOS热负荷；
- 探索非电荷存储机制：如铁电Flash、3D FeFET等架构突破传统闪存存储方式。
Flash未来将不仅是层数叠加，更是芯片架构的重构与存储机制的替代。
5.3 “第三维度”成为存储发展主轴
无论是DRAM还是Flash，其长期路线图均已明确朝向三维结构发展，关键标志包括：
- 3D Cell Integration：如VCT、VS-DRAM、Stacked IGZO
- 3D IC & PKG：晶圆键合、异构集成、多芯粒封装
- Material Migration：IGZO、HfZrO₂铁电层、非硅通道材料
这些路径不仅聚焦于密度提升，也针对延迟、能效与封装复杂度等系统层面痛点展开。未来的“存储芯片”将不再是传统意义上的“硅片微缩”，而是“堆叠结构 + 异构材料 + 智能系统”三位一体的集成平台。
六、总结：迈向3D时代的存储技术跃迁
在AI与大数据为代表的新计算范式驱动下，存储器作为算力系统的核心支撑，其性能与结构正面临深刻转型。从DRAM的平面缩放到Flash的堆叠演进，产业正在经历一场由“二维微缩”迈向“立体重构”的范式变迁。
6.1 技术瓶颈与存储需求的矛盾加剧
当前主流DRAM已逼近BCAT结构在写入电流、泄漏抑制与图案化复杂度上的极限；Flash虽已堆叠至百余层，但深孔蚀刻、X方向尺寸刚性与热管理问题日益严峻。与此同时，AI模型参数呈TB级增长，DRAM模组容量仍停留在几十GB量级，存储能力与算力需求之间的差距不断拉大。
6.2 第三维度成为核心解法
面对上述挑战，“第三维度”提供了跨越物理极限的路径：
- 结构重构：如垂直通道晶体管（VCT）、垂直堆叠DRAM（VS-DRAM）、Cell on Peri等架构突破单层布线瓶颈；
- 集成方式突破：晶圆键合（Wafer Bonding）使得逻辑与存储分离制造成为可能，降低工艺复杂性并提高成品良率；
- 材料迁移：引入IGZO等低漏电通道材料、HfZrO₂铁电体，构建FeFET、2T0C等新型无电容单元，实现功耗与面积的协同优化。
这些技术路径不仅拓展了密度提升的边界，更为低功耗、高带宽、高可靠性存储系统打下了基础。
6.3 存储架构与系统形态的同步演化
从封装形态到系统架构，存储技术正向“异构整合”加速靠拢。晶圆级堆叠（3D IC）、先进封装（如Chiplet、HBM）、后段互连重构（如BS-PDN）等系统级技术，也正在与存储单元架构协同演进，推动存储角色从“外设”向“协同计算资源”演化。
未来的存储器不再只是比特密度的竞争，更是速度、能效、结构与生态的系统性跃迁。三星在本报告中所描绘的技术路径，预示着一个以“3D + 新材料”为主轴、跨越传统存储边界的新时代正在到来。